第80章 加速冲刺 － “启明二号”剑指 Tape－out[第1页/共3页]

“集成后的信噪比降落了将近3dB！”老王看着频谱阐发仪的成果，神采有些丢脸，“必定是数字部分的高频噪声通过电源或者衬底耦合过来了！”

全部“启明二号”项目组的氛围，严峻得如同即将发射升空的火箭。工程师们脸上写满了怠倦，眼中却闪动着镇静与等候的光芒。他们晓得，本身日夜奋战的服从，即将迎来终究的“大考”。

终究，在间隔目标日期另有三天的时候，最后一个关头的考证节点——全芯片LVS查抄——顺利通过！

张伟点点头，谙练地启动了“盘古”引擎，针对那条固执的关头途径，停止了一次部分优化。半个小时后，新的时序陈述出来了——违例消逝了！时序裕质变成了正的0.05纳秒！

“这条关头途径的提早还是差一点点！Setup time violation另有0.1纳秒！”卖力时序优化的张伟，看着静态时序阐发（STA）东西报出的成果，咬紧了牙关。这条途径贯穿了ARM内核和高速缓存节制器，直接影响到芯片的最高运转频次。

“USB和DSP之间的数据通路仿佛有梗阻！仿真波形显现有几个周期的数据丧失了！”卖力顶层考证的小王，盯着逻辑阐发仪的波形，眉头舒展地喊道。

“我看看！”卖力USB模块的工程师和卖力DSP模块的工程师立即凑了过来，一起阐发题目。“是不是总线仲裁逻辑有题目？”“或者是DMA节制器的配置出错了？”

全芯片集成，是将之前别离设想和考证的各个服从模块（IP），如ARM内核、DSP、USB节制器、音频CODEC、存储节制器、电源办理单位等等，遵循顶层设想连接在一起，构成一个完整的SoC芯片的过程。这绝非简朴的“拼积木”，模块之间的接口婚配、时钟同步、信号完整性、电源噪声耦合等题目，在集成的过程中会合中发作出来，任何一个藐小的忽视都能够导致全部芯片没法普通事情。

时候一每天畴昔，间隔项目启动时定下的六个月Tape-out目标越来越近。团队的压力也越来越大。林轩几近每天都会到研发中间来，体味最新的停顿，帮忙处理关头的技术困难，给大师加油打气。赵晴鸢也多次代表办理层前来慰劳，送来了咖啡、夜宵和鼓励。

“尝尝手动优化这条途径的Buffer插入和驱动强度！”陈家俊也在中间指导，“或者……我们能够再尝尝用‘盘古’对这个地区重新做一次布局优化？它在时序驱动方面仿佛确切有独到之处。”

“好！”林轩点点头，“那就筹办提交GDSII文件（芯片设想的终究版图数据格局）吧！”

除了设想本身的应战，终究的物理考证环节更是不能有涓滴草率。DRC（设想法则查抄）要确保版图合适代工厂（他们终究挑选了台积电的0.35微米CMOS工艺）的统统物理制造法则，哪怕是一个纤细的线条宽度或间距弊端，都能够导致芯片没法出产。LVS（版图与道理图分歧性查抄）则要确保最毕天生的物理版图，与最后设想的电路道理图在电气连接上完整分歧，不然芯片的服从就会出错。这些考证事情需求耗损海量的计算资本，运转时候凡是以天计算。

Tape-out！这个芯片设想行业中最激动听心的词语，终究要变成实际了！这意味着，凝集了数百名工程师心血的设想服从，将要转化为实在的物理芯片！